近年来，半导体逻辑器件的世界版图大浪淘沙，目前仅存活下四家公司。本文接下来总结每家公司的现状，并介绍了怎么对他们进行比较的。ASML 分析了许多逻辑节点，然后制定了一个公式：

标准节点尺寸 = 0.14 x (CPHP x MMHP)^0.67

 

其中，CPHP 是互联多晶硅的半节距，MMHP 是最小金属半节距。

 

 

标准单元的尺寸是轨道高度的若干倍，其中，轨道高度即为最小金属半节距，而轨道宽度则为多晶硅半节距，这使得 CPHP 和 MMHP 成为逻辑密度的关键度量参数。

 

我们将根据对节距的掌握了解，应用 ASML 给出的公式，对领先的四大半导体晶圆代工公司进行比较，用于计算的节距值在某些情况下会进行更新。

台积电
台积电目前量产的 16nm 工艺，其标准节点尺寸为 18.3nm。台积电声称，将于 2016 年年底试产 10nm 工艺，其逻辑密度相比于当前工艺将提升 2.1 倍，该公司进一步表示，将于 2017 年年底试产 7nm 工艺，会将逻辑密度进一步提升 1.63 倍，2019 年试产 5nm 工艺，将逻辑密度进一步提升 1.9 倍。台积电计划到 5nm 工艺节点时引入 EUV 技术，我们预计台积电这些工艺尺寸的标准节点尺寸值将分别为 11.3nm、8.2nm 和 5.4nm。

三星
三星目前量产的 14nm 工艺，其标准节点尺寸为 16.6nm。三星目前正在爬产 10nm 工艺，他们已经披露了互联多晶硅节距和最小金属节距的参数数据，根据这些数据和上述公式计算出的标准节点尺寸为 12nm。三星宣布将在 7nm 时使用 EUV 计数，并最早于 2018 年年底将 7nm 推进至量产阶段。三星并没有提供关于逻辑密度的指引值，但我们估计其 7nm 工艺的标准节点尺寸值将为 8.4nm。

英特尔
英特尔目前量产的 14nm 工艺的标准节点尺寸值为 13.4nm。英特尔预计将于明年下半年推出 10nm 工艺，他们披露了该工艺的互联多晶硅节距值，但没有披露其金属节距。我们预计其标准节点尺寸值为 9.5nm。鉴于英特尔现在的工艺升级周期大约为 3 年，所以我们预计英特尔大概会在 2010 年推出 7nm 工艺，其标准节点尺寸值为 6.7nm。

格罗方德
格罗方德目前正在量产 14nm 工艺，其标准节点尺寸值为 16.6nm，格罗方德认为 10nm 将会是一个短命的节点，所以已经决定跳过 10nm 工艺。格罗方德目前正在研究 7nm 工艺，但是他们并没有公布何时会推出这项工艺，他们只是表示，相比于其他竞争对手，其 7nm 工艺的上市时间将会比较早。我们认为他们会在 2017 年下半年试产 7nm 工艺，其标准节点尺寸值为 8.2nm。该工艺很可能会是采用 EUV 技术的光学工艺。

比较
现在，我们可以比较一下四家公司的各项工艺的推出时间和标准节点尺寸值（黑体是密度最大的值）。

 

 

从第一个表我们可以看出，对于每项工艺节点，英特尔的逻辑密度都是最高的，但是如果我们根据年份进行比较的话，会发现台积电和三星会凭借今年就试产的 10nm 节点工艺超越英特尔，而台积电和格罗方德将会在 2017 年凭借 7nm 工艺领先其它两家公司。三星在 7nm 节点工艺时对 EUV 技术下了一个大赌注，而且与台积电相比，三星试图仰仗 10nm 工艺更长的时间。如果三星能够比竞争对手更早成功地引入 EUV 技术，这将使得它具备成本优势，并能够更加顺利地过渡到 5nm 工艺上。根据与多位集成技术专家的讨论，我们同样预计，5nm 节点时可能需要从 FinFET 过渡到堆叠水平阵列纳米线上。

 

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